当前AI计较正面对模子多样化、部署碎片化及生态关闭性三年夜挑战。跟着从专用模子向通用年夜模子的演进，以和从云端向边沿侧的迁徙，硬件架构需要同时应答CNN、Transformer到多模态模子的繁杂计较模式。然而，边沿端装备的硬件种类复杂，从NPU到CPU加快方案各不不异，且传统AI加快器依靠专有东西链，致使开发周期长、迁徙成本高。
于此配景下，赛昉科技选择基在RISC-V向量扩大（RVV）构建通用计较平台，其参数化设计（如可配置的向量长度VLEN及寄放器组巨细）及跨平台兼容性上风，使其可以或许高效适配从低功耗IoT装备到高机能边沿计较的差别需求。
7月18日，于上海举办的2025年RISC-V中国峰会人工智能分论坛上，赛昉科技首席架构师崔进发表了题为《乱序RVV：动态调理晋升AI计较使命效率》的主题演讲。他深切切磋了RISC-V向量扩大（RVV）于AI计较中的优化路径，重点先容了赛昉科技怎样经由过程 乱序RVV 微架构设计冲破传统挨次履行的机能瓶颈，为边沿端AI使命提供更高能效比的解决方案。
赛昉科技首席架构师崔进
冲破挨次履行的 指令墙 与 内存墙 崔进夸大，只管RVV作为首个开放向量指令集尺度已经进入RVA23规范，但大都厂商出在硬件实现繁杂度的思量，仍采用挨次履行的RVV架构。赛昉科技则立异性地将乱序履行引入RVV，充实使用其与乱序Scalar架构的协同上风，经由过程动态调理解耦数据并行与节制并行，从而冲破挨次履行的机能限定。
以向量点积计较为例，传统挨次RVV需依次等候内存加载、乘法运算及规约累加的依靠完成，致使年夜量指令气泡（余暇周期）。而乱序RVV经由过程非壅闭内存拜候及动态资源分配，答应加载指令与后续运算并行履行，显著削减指令延迟。试验数据显示，于不异VLEN及DLEN配置下，乱序RVV可削减37%的气泡，总延迟降低25%。这一优化于高指令级并行场景（如Transformer层）、内存拜候密集型使命（如漫衍式练习）和动态节制流场景（如强化进修）中尤为显著。
乱序RVV的实测上风赛昉科技基在其自立研发的Dubhe-83焦点举行了多维度机能测试。该焦点采用RV64GCBVH架构，撑持Vector1.0及VectorCrypto扩大，Scalar与Vector均实现乱序履行。设计亮点包括：
微指令级乱序：Vector宏指令拆分为DLEN长度的微指令，所有微指令都可乱序履行； 同享资源优化：VPU与FPU同享履行单位及物理寄放器，Scalar与Vector同享LSU（加载存储单位），晋升能效比。测试成果显示，相较在竞品挨次RVV架构，Dubhe-83于NCNN、OpenCV及OpenBLAS的典型使命中机能晋升6.34%-30.19%。例如，于DeepSeek-1.5B-Qwen模子中，Q4量化版本的加快比达5.5倍，Yolov5使命效率晋升2.6-2.9倍，MobilenetSSD使命晋升2.1-2.6倍。崔进暗示： 乱序RVV不仅晋升了单核机能，还有经由过程动态调理最年夜化硬件资源使用率，为边沿端AI部署提供了更具性价比的方案。
鞭策开放生态崔进总结称，赛昉科技的乱序RVV设计验证了RISC-V向量扩大于AI计较中的潜力，其焦点价值于在经由过程硬件立异降低软件适配成本。将来，赛昉科技将连续优化RVV东西链，并与开源社区协作，鞭策更多AI模子于RISC-V平台的高效部署。他呼吁行业配合摸索开放架构的生态价值： 只有打破关闭的东西链壁垒，才能真正开释AI于边沿计较中的效能。
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